CPU heiß machen
-
da du den wert 3 erwähnst sehe ich dass du den beschnittenen p4 als modern ansiehst
der hatte nur 3 dekodierer bekommen, damit nicht alle einheiten voll ausgelastet werden (und nicht zu warm werden) damit die ihn höcher takten können.wie gesagt, der athlon kann wohl 5 gleichzeitig. und das ist nicht das werk der pipes, da es nur eine gibt (das ganze wird als pipe bezeichnet auch wenn es gegen ende aufsplitet), sondern der out-of-order-execution-unit meines wissens nach (kann mich auch irren :D), die sorgt dafür dass unabhängige befehle zu den scheudulars gelangen die die befehle zu ihren ALUs/FPUs führen, während ihre vorgänger noch nicht fertig ausgeführt sind.
http://www.openloop.com/education/classes/sjsu_engr/engr_compOrg/spring2002/studentProjects/Truc_Tran/Eng120.htmda ist der aufbau vom p4 beschrieben, da kann man sehr gut auf den grafiken erkennen wie die befehle am ende der pipe verteilt werden.
rapso->greets();
-
ich wollte keine neue diskussion oder etwas ähnliches starten. ich wollte nur sagen, daß es viel zu aufwendig ist sich um solche details gedanken zu machen.
ehrlich gesagt ist die komplette x86er architektur nicht modern sondern ziemlich veraltet und immer wieder auf den neuestens stand gebracht worden(ähnlich opengl
). auch hier wäre es zeit für eine komplett erneuerung...in einem punkt muss ich dir aber widersprechen. mein letzter wissensstand ist, daß die neueren amd's drei (oder sogar mehr) pipelines haben und deshalb auch meine erwähnt drei. wieviel der p4 hat weiß ich nicht, aber die c't hat vor einiger zeit geschrieben das amd's drei pipelines haben. ganz sicher. ausserdem, genau dafür sind doch mehere pipelines! um eben mehere befehle gleichzeitzeitig und parallel nebeneinander auszuführen, das bringt besonders mehr speed, wenn diese gepaart werden können, und dann nicht die anderen pipelines blockieren. wenn amd's zusätzlich neben ihren pipelines auch noch in der lage sind die befehle geschickt an die entsprechenden rechenwerke zu schicken, weil diese unabhängig arbeiten, dann ist das natürlich extrem geil. (dann wird das der p4 aber bestimmt auch können...)
[ Dieser Beitrag wurde am 04.07.2003 um 16:58 Uhr von KXII editiert. ]
-
um es gleich vollständig zu machen:
auszug aus dem amd athlon xp handbuch:
The AMD Athlon XP processor model 10 features a
seventh-generation microarchitecture with an integrated,
exclusive L2 cache, which supports the growing processor and
system bandwidth requirements of emerging software,
graphics, I/O, and memory technologies. The high-speed
execution core of the AMD Athlon XP processor model 10
includes multiple x86 instruction decoders, a dual-ported
128-Kbyte split level-one (L1) cache, an exclusive 512-Kbyte L2
cache, three independent integer pipelines, three address
calculation pipelines, and a superscalar, fully pipelined,
out-of-order, three-way floating-point engine. The floating-point
engine is capable of delivering outstanding performance on
numerically complex applications.[ Dieser Beitrag wurde am 04.07.2003 um 17:24 Uhr von KXII editiert. ]
-
damit meinte ich ja, dass die pipe sich gegen ende aufteilt, aber im gesammten ist es eine piepe
rapso->greets();
-
Original erstellt von rapso:
**damit meinte ich ja, dass die pipe sich gegen ende aufteilt, aber im gesammten ist es eine piepe
**Also die decoding unit ist doch der Anfang quasi und davon hat das Ding auch multiple.
-
Die beste Methode eine CPU ins jenseits zu befördern ist
in dem man sie für 5 sec in die Mikrowelle tut.
-
oder so: http://www.dau-alarm.de/g_cpu1.html http://www.dau-alarm.de/g_cpu2.html http://www.dau-alarm.de/g_cpu3.html http://www.dau-alarm.de/g_cpu4.html http://www.dau-alarm.de/g_cpu5.html
-
Original erstellt von TriPhoenix:
Also die decoding unit ist doch der Anfang quasi und davon hat das Ding auch multiple.dann interpretieren wir das bild zu dem ich den link gepostet habe wohl anders, ich sehe da leider erst dass es in der mitte aufteilt wird, davor schaut es aus als ob es von jeder verarbeitungs unit nur eine gibt.
rapso->greets();
-
